6.28. Список периодов вьшолнения инструкций дляПиРММХ

Пояснения

Операнды: г - регистр, m - память, i - число, sr - сегментный регистр, т32 - 32. битный операнд памяти и т. д.

Такты: указанные значения являются минимальными. Промахи кэша, невыравнен-ность и исключения могут значительно увеличить количество требуемых для выполнений тактов.

Спариваемость: и - спаривается в и-конвейере, v - спаривается в v-конвейере, uv -спаривается в любом конвейере, пр - не спаривается.

6.28.1. Целочисленные инструкции (Р1 и РММХ)

Таблица 6.8. Время выполнения инструкций. Процессоры Р1 и РММХ

Примечания

a) у этой инструкции есть префикс OFH, который занимает дополнительный такт; на Р1, если до этого не было мультитактовой инструкции (см. раздел 6.12).

b) у версий с FS и GS есть префикс OFH, смотри примечание а;

c) у версий с SS, FS и GS есть префикс OFH, смотри примечание а;

d) у версий с двумя операндами (не числами) есть префикс OFH, смотри примечание

e) смотри главу 6.22;

f) спаривается, только если в качестве приемника регистр, смотри пункт 6.26.14;

g) добавляет один такт для раскодировки префикса повторения, если ранее не пр шествовала мультитактовая инстукция (такая как CLD, например, смотри раздел 6.12)

h) спаривается, как если бы производилась запись в приемник, смотри пункт 6.26.1

i) 9, если SP кратно 4, смотри пункт 6.10.2;

j) на Р1: 6 в привилигированном или реальном режиме, 11 в непривилигированн ошибка в виртуальном. На РММХ: 8 и 13 тактов соответственно.

6.28.2. Инструкции FPU (PI и РММХ) Пояснения

Операнды: г - регистр, m - память, sr - сегментный регистр, т32 - 32-х битный о ранд памяти и так далее.

Такты: указанные значения являются минимальными. Промахи кэша, невыравн ность, ненормальные операнды и исключения могут значительно увеличить количес требуемых для выполнений тактов.

Pairability: + - pairable with FXCH, np = not pairable with FXCH.

Спариваемость: + - спариваемо с FXCH, np - не спариваемо с FXCH.

i-ov: пересечение времени выполнения с целочисленными инструкциями, i-ov - 4 оз чает, что последние четыре такта могут пересекаться с последующими целочисленнь инструкциями.

482 Ассемблер в задачах защиты uhcopmammj

fp-ov: пересечение времени выполнения с инструкциями FPU. fp-ov - 2 означает, что последние два такта могут пересекаться с последующими инструкциями FPU (Wait здесь считается как инструкция FPU).

Таблица 6.9. Время выполнения инструкций FPU. Процессоры Р1 и РММХ

m) значение, которое нужно сохранить, должно быть готово на один такт раньше;

п) 1, если пересекающаяся инструкция, тоже что и FMUL;

о) не может пересекаться с инструкциями целочисленного умножения;

р) FDIV занимает 19, 33 или 39 тактов для 24-, 53- и 64-битной точности соответственно. FIDIV занимает на 3 такта больше. Точность задается битами 8-9 контрольного слова FPU;

г) такты типичны. Тривиальные случаи могут быть быстрее, нетривиальные - медленнее; s) может быть на 3 такта больше, когда требуется выходной результат FST, FCHS или FABS.

6.28.3. Инструкции ММХ (РММХ)

Список периодов выполнения инструкций ММХ приводить нет необходимости, посколь- они все занимают один такт, кроме инструкций умножения ММХ, которые занимают три Время выполнения инструкций умножения ММХ может пересекаться и конвейеризироваться, поэтому можно добиться производительности в одно умножение за такт.